MOS加法器（半加器、全加器）的原理及區(qū)別

MOS加法器在電子計(jì)算機(jī)及其它數(shù)字系統(tǒng)中，常采用二進(jìn)制計(jì)數(shù)，而在二進(jìn)制數(shù)的運(yùn)算中，加、減、乘、除最終都可以歸納為加法運(yùn)算。加法運(yùn)算是計(jì)算機(jī)中的重要運(yùn)算。能完成加法運(yùn)算的電路稱為加法器。

一、MOS半加器

如果A、B兩數(shù)分別表示被加數(shù)和加數(shù)，用S表示A與B的本位和，用表示向高一位的進(jìn)位數(shù)。A與B相加可歸納如下四種情況：

把這四種情況，可歸納為表3-1的真值表。

根據(jù)真值表，可以寫出邏輯式：

可見本位和S的邏輯關(guān)系為“異或”邏輯，進(jìn)位數(shù)為“與”邏輯。MOS加法器，這種只考慮A、B兩敬相加及向高位進(jìn)位，而不考慮由低位向此位進(jìn)位的加法電路，稱為半加器。圖3-12（a）為半加器邏輯圖；38-12（b）為半加器電路圖。

二、MOS全加器

若兩個(gè)多位數(shù)相加，除了要考慮對(duì)應(yīng)位的數(shù)相加外，還必須考慮與低一位的進(jìn)位數(shù)相加。MOS加法器，因此，兩個(gè)多位數(shù)相加時(shí)，每位加法器需要有三個(gè)輸入端和兩個(gè)輸出端，這種加法器稱為全加器。

設(shè)兩個(gè)多位數(shù)的第位相對(duì)應(yīng)的數(shù)為下一位的進(jìn)位數(shù)為與之和為，高一位的進(jìn)位數(shù)為則之和與進(jìn)位數(shù)可表示為如下關(guān)系式：

根據(jù)以上關(guān)系，可列出如表3-2的真值表。根據(jù)真值表，當(dāng)然也可以列出卡諾圖進(jìn)行化簡(jiǎn)，最后可得出：

根據(jù)（3-3）和（3-4）式畫出的邏輯圖，輸入端要用到反變量，電路結(jié)構(gòu)較為復(fù)雜。為了節(jié)省門的數(shù)目，使電路簡(jiǎn)化，一般都應(yīng)充分利用兩個(gè)邏輯函數(shù)間的共同部分。但從（3-3）和（3-4）兩式看到，和幾乎沒有共同的部分。MOS加法器如果將作些變換，就可以找到和有許多共同的部分。（3-3）式可變換為：

這樣用（3-4）和（3-5）式畫出來的邏輯圖和電路圖，輸入變量都是原變量，從而避免了輸入變量要用反變量的形式，使電路得到簡(jiǎn)化，如圖3-13所示。

當(dāng)然，也可以用兩個(gè)半加器組成一個(gè)全加器，其構(gòu)成方法是這樣的：首先將兩個(gè)多位數(shù)的第位相對(duì)應(yīng)的相加，得到本位和及進(jìn)位數(shù)然后，將本位和與下一位進(jìn)過來的相加，得到和和進(jìn)位數(shù)最后，將兩個(gè)進(jìn)位數(shù)與相加，得到向高一位進(jìn)位的，如圖3-14所示。