信息來源: 時(shí)間:2020-11-19
MOS集成電路的設(shè)計(jì),一般應(yīng)包括邏輯設(shè)計(jì)、器件設(shè)計(jì)、版圖設(shè)計(jì)和工藝設(shè)計(jì)等諸方面。若電路圖已經(jīng)給定,則設(shè)計(jì)的任務(wù)就歸結(jié)為確定電路中各器件的尺寸(主要是溝道的寬長(zhǎng)此)、面出器件的圖形、進(jìn)行排版、繪出合理的電路總版圖(掩膜復(fù)合版)等。PMOS集成電路的版圖。以便提供工藝所采用的光刻掩膜和考慮能夠達(dá)到電路指標(biāo)的工藝條件。
實(shí)際的電路設(shè)計(jì)是比較復(fù)雜的,要考慮到許多重要的因素,有些因素是相互制約的。所以在設(shè)計(jì)中要處理好各種因素之間的相互關(guān)系,以保證電路的各種性能符合指標(biāo)要求。
本章主要介紹PMOS、CMOS集成電路設(shè)計(jì)的基本原則以及具體的設(shè)計(jì)方法和步驟。
在討論設(shè)計(jì)問題之前,先對(duì)設(shè)計(jì)中必然遇到的幾個(gè)問題,作一些介紹。
電路性能指標(biāo),是設(shè)計(jì)電路的依據(jù)。一般根據(jù)實(shí)際工作的需要,由用戶提出。表5-1所列為某一電路的設(shè)計(jì)性能指標(biāo),其中也給出了工藝參數(shù)。
所謂設(shè)計(jì)性能指標(biāo),就是要求設(shè)計(jì)出來的電路,它的各種性能、參數(shù)都要符合指標(biāo)所規(guī)定的范圍。例如:要求時(shí),構(gòu)成電路的輸出倒相器的裁止時(shí)間要求滿足
電路的功耗不超過30mW,等等,否則所設(shè)計(jì)的電路是不合格的。
①輸出高電平 對(duì)PMOS而言,可利用(2-9)式進(jìn)行分析。
可見,要使接近于零,必須要求
由設(shè)計(jì)性能指標(biāo)規(guī)定,那么設(shè)計(jì)時(shí)主要考慮輸入管與負(fù)載管的幾何尺寸比。比值愈大,則輸出
就愈接近于零。
②截止時(shí)間 根據(jù)(2-41)式,對(duì)于PMOS,有:
可見,要使開關(guān)速度快,必須。若電源電壓和閥值電壓預(yù)先給定,則所設(shè)計(jì)的負(fù)載管的幾何尺寸要大,即
。
③功耗P 功耗。要使電路的功耗低,必須
。設(shè)計(jì)中主要是使負(fù)載管的溝道幾何尺寸盡可能小,即
④抗干擾性能 可由截止、導(dǎo)通容限的表達(dá)式進(jìn)行分析。要使電路有較強(qiáng)的抗干擾性能,必須要求是給定的,PMOS集成電路的版圖。所以設(shè)計(jì)時(shí)要盡量增大輸入管和負(fù)載管的幾何尺寸比。
綜上所述,可以歸納于表5-2。
從上面分析知道,功耗與速度對(duì)設(shè)計(jì)的要求是相互矛盾的。從功耗出發(fā),負(fù)載管的尺寸要??;而從速度出發(fā),則負(fù)載管的尺寸要大。所以在設(shè)計(jì)中,不能只追求某一性能指標(biāo)而不顧其它性能,而應(yīng)分清主次,全面協(xié)調(diào)。PMOS集成電路的版圖。通常的設(shè)計(jì)是根據(jù)速度的要求來決定負(fù)載器件的幾何尺寸,然后驗(yàn)證是否能滿足功耗要求。如不滿足,必須調(diào)整設(shè)計(jì)參數(shù)。
在設(shè)計(jì)中,不僅要處理好各種矛盾,還必須處理好理論設(shè)計(jì)與實(shí)際工藝水平之間的關(guān)系,即要求的性能指標(biāo)、工藝成品率及器件的最小條寬都必須與當(dāng)前的實(shí)際工藝水平相適應(yīng),以保證生產(chǎn)能達(dá)到較高的合格率。
電路設(shè)計(jì)除了要處理好上述各種相互制約的因素以外,還應(yīng)考慮電路實(shí)際工作中所遇到的一些不利條件。PMOS集成電路的版圖。例如電源電壓的波動(dòng)、環(huán)境溫度的升高以及工藝參數(shù)的起伏等等,都會(huì)對(duì)電路的性能產(chǎn)生不利的影響,因此設(shè)計(jì)時(shí),應(yīng)從最壞條件考慮。
若電路能在最壞條件下正常工作,那么在正常條件下,電路的工作當(dāng)然會(huì)處于更理想的狀態(tài)。
所謂最壞條件,是指設(shè)計(jì)時(shí)所用的參數(shù)正好與改善電路的性能所希望的相反。例如負(fù)載管的設(shè)計(jì),是決定電路開關(guān)速度快慢的。要求速度快,就要求,如果選取
的條件,就會(huì)使電路的速度降低,所以這是負(fù)載管設(shè)計(jì)的最壞條件。又如輸出管設(shè)計(jì),反映輸出高電平的最壞條件是高的
和低的
。
下面我們根據(jù)最壞條件,對(duì)電路進(jìn)行設(shè)計(jì)。
任何一個(gè)比較復(fù)雜的MOS電路,都可分解成為許多門電路,其中倒相器是最基本的單元。而倒相器又可根據(jù)其所在位置及在電路中的作用分為輸出倒相器和內(nèi)部倒相器兩類。PMOS集成電路的版圖。所以整個(gè)電路中各個(gè)MOS管的溝道幾何尺寸的設(shè)計(jì),可歸結(jié)為輸出倒相器和內(nèi)部倒相器負(fù)載管與輸入管幾何尺寸的設(shè)計(jì)。下面的討論都以共福漏負(fù)載MOS倒相器為例。
電路的輸出倒相器,是指驅(qū)動(dòng)外部負(fù)載用的輸出電路,如圖5-1所示。輸出負(fù)載包括另外兩塊電路片A、B及其互連線。設(shè)計(jì)時(shí),可將其等效為一個(gè)負(fù)載電容。
①負(fù)載管設(shè)計(jì) 輸出倒相器負(fù)載管設(shè)計(jì),一般由電路的開關(guān)時(shí)間中的截止時(shí)間來決定。由于負(fù)載管是共柵漏偏置,始終工作在飽和區(qū),根據(jù)飽和型PMOS負(fù)載倒相器截止時(shí)間的表達(dá)式,可得到負(fù)載管寬長(zhǎng)比的表達(dá)式:
下面考慮(5-2)式中各個(gè)參數(shù)的取值。
a、 應(yīng)考慮背面柵效應(yīng),對(duì)于PMOS有:
其中在
與
之間變化,因此可取兩者的平均值:
所以
b、 考慮到設(shè)計(jì)指標(biāo)給出最高溫度
,根據(jù)(1-71)式,可得:
c、電源電壓取最小值 即,其它參數(shù)都按給定指標(biāo)。
將上式數(shù)據(jù)代入(5-2)式,可得:
②輸入管的設(shè)計(jì)輸入管的設(shè)計(jì)一般由電路的靜態(tài)特性(輸出高電平)來決定。根據(jù)(2-9)式:
由于:
其中為前一級(jí)輸入低電平,所以可寫出輸入器件溝道寬長(zhǎng)比的計(jì)算式:
用最壞設(shè)計(jì)條件的數(shù)據(jù)代入,得到:
綜上所述,得到輸出倒相器負(fù)載管的寬長(zhǎng)比為1,輸入管的寬長(zhǎng)比為12。若溝道的最小尺寸取8μm,則輸出倒相器兩管的尺寸分別為:
在MOS電路中,通常希望輸出倒相器能夠具有較大的驅(qū)動(dòng)能力,因而耗散功率較大。在實(shí)際電路設(shè)計(jì)中,輸出級(jí)所計(jì)算出的耗散功率幾乎要等于電路中其它倒相器的總和。
輸出倒相器的功耗,可以根據(jù)前面給的設(shè)計(jì)指標(biāo),并考慮到最壞設(shè)計(jì)條件,從功耗公式算得:
上述計(jì)算表明,輸出倒相器的功耗,約為電路總功耗的一半,可見負(fù)載管的竟長(zhǎng)比取1是合適的。
如果考慮到實(shí)際工作的電路,過高的結(jié)溫會(huì)引起PN結(jié)漏電明顯,使功耗增加,在不影響速度的前提下,可使(W/L)L取小一些。
所謂內(nèi)部倒相器是指在電路內(nèi)部只驅(qū)動(dòng)一個(gè)內(nèi)部負(fù)載或一個(gè)邏輯門的倒相器,如圖5-2所示。PMOS集成電路的版圖。其設(shè)計(jì)過程基本上與輸出倒相器相同,但在設(shè)計(jì)細(xì)節(jié)上,還有以下幾點(diǎn)不同:
a、內(nèi)倒相器的速度 一般由規(guī)定的最大時(shí)鐘頻率確定,所以內(nèi)倒器要求有較高的開關(guān)速度。假定截止時(shí)間,可滿足時(shí)鐘頻率要求,則計(jì)算時(shí)就可取存
。
b、內(nèi)倒相器驅(qū)動(dòng)負(fù)載的能力要求不高 一般一個(gè)內(nèi)倒相器只要驅(qū)動(dòng)3~4個(gè)下一級(jí)的內(nèi)倒相器,如每個(gè)負(fù)載電容,則總的負(fù)載電容為2pF。
c、內(nèi)倒相器輸出高低電平要求不高 輸出高電平要求并不象輸出倒相器那么嚴(yán)格,只要能使下一級(jí)正常截止就可以了。因此?。?/span>
其中噪聲電壓,一般是取1V,所以,
輸出低電平要求也較低,只要能保證下級(jí)倒相器正常導(dǎo)通即可。
下面我們利用查圖表的方法來設(shè)計(jì)內(nèi)倒相器。
首先寫出對(duì)最大輸出電壓歸一化的電壓式:
其中(比輸出倒相器要求低),
。
所以:
查圖表(2-26)得,。
由于:
可寫出寬長(zhǎng)比的計(jì)算式:
歸一化輸入電壓為:
歸一化輸出電壓為:
查圖表(2-15)得,即得:
在實(shí)際設(shè)計(jì)中,往往使小一些,所以一般取
為
的倒數(shù),故取
。
若溝道的最小寬度仍取8μm,則可寫出內(nèi)倒相器的溝道尺寸為:
在設(shè)計(jì)輸出倒相器時(shí),輸入管的計(jì)算使用了輸出低的高電平,這就保證了導(dǎo)通時(shí)間遠(yuǎn)小于截止時(shí)間。PMOS集成電路的版圖。但在內(nèi)倒相器輸入管的計(jì)算時(shí),由于采用了較高的高電平
,就不一定保證導(dǎo)通時(shí)間小于截止時(shí)間。所以必須對(duì)由
,數(shù)據(jù)進(jìn)行驗(yàn)證,視其導(dǎo)通時(shí)間能否滿足小于1μs的要求。
導(dǎo)通時(shí)間由(2-36)式給出:
其中各個(gè)參數(shù)(考慮到最壞條件)數(shù)據(jù)為:
代入(2-36)式,得:
可見比規(guī)定1μs小得多,所以上面的設(shè)計(jì)數(shù)據(jù)完全能夠滿足內(nèi)倒相器開關(guān)速度的要求。
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