超大規(guī)模集成電路設(shè)計的基本原理簡介

一、概述

上面講到的電路設(shè)計與布圖，都是按照常規(guī)工藝考慮的，一般用于中小規(guī)模MOS集成電路。MOS技術(shù)發(fā)展的速度是很驚人的，MOS集成電路在性能和集成度方面，大約每年要翻一番。在七十年代，MOS芯片已經(jīng)從最初速度較低（ms數(shù)量級）、集成度不高的移位寄存器、門電路和觸發(fā)器，發(fā)展到了速度相當(dāng)高（ns數(shù)量級）、集成度為上萬個元件的微處理機芯片。七十年代末期，MOS技術(shù)已向采用5V單電源的N溝道超大規(guī)模集成電路方面發(fā)展，這種電路能以低于100ns的周期執(zhí)行復(fù)雜的計算指令，以低于50ns的時間實現(xiàn)靜態(tài)和動態(tài)存貯操作，而這些操作的功耗都是極低的。超大規(guī)模集成電路設(shè)計。

MOS電路的性能和集成度的提高，其共同的方法是縮短基本MOS FET的有效溝道長度或源漏擴散區(qū)之間的間距。

實現(xiàn)短溝道，目前有兩種途徑：一種是依靠雙擴散工藝，即在MOS柵下面做成一個5μm的較長溝道的耗盡型器件和一個1μm短溝道的增強型器件的串聯(lián)結(jié)構(gòu)，它的有效溝道長度可由翻擴散來控制，如圖5-25所示。如果這種雙擴散結(jié)構(gòu)圖形為垂直時（如圖5-26所示），即為VMOS。VMOS晶體管的表面，位于硅村底經(jīng)過各向異性腐蝕所得到的V型槽面上。這兩種雙擴散結(jié)構(gòu)的器件，都需要與常規(guī)的硅柵工藝有明顯不同的新工藝和新的電路結(jié)構(gòu)。

縮短溝道的另一種途徑是直接將MOS器件的尺寸和性能參數(shù)按比例縮小，即按比例縮小常規(guī)N溝硅柵結(jié)構(gòu)的MOS器件。超大規(guī)模集成電路設(shè)計。通過按比例縮小的器件，便能達到更高的速度、集成度及更低的功耗。本節(jié)將概要敘述大規(guī)模、超大規(guī)模集成電路設(shè)計中應(yīng)用的按比例縮小原理。

二、按比例縮小設(shè)計原理

自從1977年類特爾公司應(yīng)用按比例縮小原理制成了高性能MOS器件（HMOS）以來，這種設(shè)計原理已逐漸成為大規(guī)模、超大規(guī)模集成電路設(shè)計的指南，得到了廣泛的應(yīng)用。因為它有以下幾個突出的優(yōu)點：

①按比例縮小器件的尺寸和參數(shù)，方法比較簡單，不要求對常規(guī)工藝進行任何改革，因此，可以不需要增加成本，而充分發(fā)揮常規(guī)工藝的作用，使原來的生產(chǎn)經(jīng)驗迅速地在生產(chǎn)線上建立起來。

②由于它是直接從常規(guī)工藝發(fā)展過來的，所以既不需要重新設(shè)計器件的結(jié)構(gòu)，也不需要復(fù)雜的電路結(jié)構(gòu)。

③隨著光刻、熱處理過程的改善及精細加工技術(shù)（如電子束曝光）的采用，按比例縮小原理適用于愈來愈小的電路圖形，是改善設(shè)計的理想方法。

1、縮小原理

為了設(shè)計比較小的溝道長度 L 的器件，并保持適當(dāng)?shù)拈撝惦妷汉吐┰磽舸╇妷?，器件按比例縮小的理論認為，必須按比例地變換三個變量，即器件的尺寸、電壓和襯底摻雜濃度。

首先，將器件的全部線性尺寸縮小S倍（S>1）。這種縮小包括垂直方向，如柵絕緣層厚度結(jié)深以及水平方向，如溝道長度L、溝道寬度W。超大規(guī)模集成電路設(shè)計。于是，由這些新的參數(shù)構(gòu)成新的按比例縮小器件。

其次，應(yīng)用于器件上的工作電壓，也按同樣的比例因子縮小。如。

第三、由于要保持適當(dāng)?shù)拈撾妷汉吐┰磽舸╇妷?，對摻雜濃度必須擴大S倍，即。

例如，圖5-27所示為按比例縮小原理示意圖。其中圖（a）為常規(guī)工藝的器件結(jié)構(gòu)，它的。圖（b）為按比例縮小的器件（設(shè)S=5），它的。

2、電路性能變化

按照上述原則縮小后，器件和電路的性能也隨著發(fā)生明顯的變化。

（1）由于縮小了電壓和增加了雜質(zhì)濃度，耗盡層寬度隨著器件尺寸縮小的比例縮小了，即。

（2）因為縮小了S倍，所以閾電壓也按同樣的比例近似都縮小了S倍，即。

（3）在N溝道器件中通常使用的襯底偏置電壓，也可作相應(yīng)的減小。

（4）加在源結(jié)和漏結(jié)上的電壓降，或者加在柵下邊耗盡區(qū)上的電壓降都縮小了S倍。

（5）描寫MOS FET器件特性的全部方程，也可按比例縮小S倍，如。

（6）由于電壓與電流都縮小了S倍，因此功耗縮小了倍。

（7）電極間距縮小了S倍，并且柵絕緣層較薄和減小了耗盡層的寬度，所以全部電路原件的電容縮小了S倍，因此，每個電路的延遲時間也隨著縮小S倍。

（8）功率與延遲時間乘積縮小了倍。

將上述按比例縮小器件構(gòu)成的電路參數(shù)，歸納于表5-5中?？梢娖骷碗娐钒幢壤s小以后，電路的集成度、功耗及速度等性能得到很大的提高。

3、存在問題

按比例縮小原理提出后，對MOS集成電路的發(fā)展起了相當(dāng)大的促進作用，但它本身尚有一些沒有解決的問題。超大規(guī)模集成電路設(shè)計。例如在亞閾值區(qū)（指MOS反型溝道形成之前）或弱反型區(qū)，器件的參數(shù)不能按比例縮小，故亞閾區(qū)的源-漏泄漏電流不能降低，因為漏電流是隨溫度升高而越趨嚴重的，所以按比例縮小原理要受到溫度的限制。又如，由于所有的尺寸都按比例縮小，會使給定的引線電阻和導(dǎo)線中的電流密度擴大S倍，前者影響了傳輸速度，后者會影響電路的可靠性。另外，由于器件尺寸不斷縮小，所需的電源電壓相應(yīng)地愈來愈低，可能降低到2~3V，這與當(dāng)前TTL及通用系統(tǒng)普遍采用5V電源是不相容。超大規(guī)模集成電路設(shè)計。如果要維持5V 電源，則器件內(nèi)部的平均電場就要增大，從而會產(chǎn)生諸如影響閾值電壓、溝道穿通電壓降低等次級效應(yīng)。這些將有待于進一步研究解決。

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